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왜 A는 굳이 웨이퍼 한 장을 통째로 칩 하나로 쓰는 걸까. 세레브라스 관련 소식을 볼 때마다 드는 궁금증이었다. 반도체는 원래 웨이퍼를 잘게 잘라서 쓰는 게 상식 아니었나.

그런데 이 ‘상식과 반대로 가는 선택’이 최근 AI 추론 시장에서 다시 주목받고 있다. 세레브라스가 Hot Chips 2026에서 공개한 신규 아키텍처를 계기로, 웨이퍼 스케일 칩이 무엇이고 왜 이런 접근이 필요한지 정리해본다.

웨이퍼 스케일 칩, 기본 개념부터

일반적인 반도체 제조는 지름 300mm짜리 웨이퍼 한 장에 작은 칩 수백 개를 찍어낸 뒤, 낱개로 잘라 포장한다. 이 과정에서 웨이퍼 가장자리 일부는 결함 때문에 버려진다.

웨이퍼 스케일 칩은 이 웨이퍼를 자르지 않고 통째로 하나의 프로세서로 쓰는 방식이다. 로직 회로와 메모리를 웨이퍼 전면에 최대한 밀도 있게 채워, 개별 칩을 나눠 쓸 때보다 훨씬 큰 ‘단일 연산 공간’을 만드는 셈이다.

개인적으로는 이 방식이 ‘칩을 여러 개 연결하는 대신, 애초에 하나로 만들어버리자’는 발상의 전환이라 재미있다고 본다. 칩과 칩을 잇는 통신 병목 자체를 없애버리는 접근이기 때문이다.

세레브라스의 최신 승부수, Nexus와 CS-6

세레브라스는 Hot Chips 2026에서 웨이퍼 3장을 하나의 ‘백팩’ 모듈로 묶은 넥서스 시스템 아키텍처를 공개했다. 랙 단위 성능을 3배로 끌어올렸다고 밝혔다.

더 눈에 띄는 건 차세대 CS-6이다. 로직·SRAM 웨이퍼 위에 D램을 3D로 쌓아 올리는 방식을 처음 도입한다. 웨이퍼 스케일 칩의 고질적 약점이던 ‘메모리 용량 한계’를 정면으로 겨냥한 설계다.

엔비디아 GPU와 무엇이 다른가

여기서 눈여겨볼 지점은 웨이퍼 스케일 칩과 엔비디아 GPU가 ‘확장하는 방식’ 자체가 다르다는 점이다. 아래 표로 비교해봤다.

구분	웨이퍼 스케일 칩(세레브라스)	GPU(엔비디아)
메모리 확장	웨이퍼 위 3D 적층	HBM 모듈 추가
칩 간 연결	웨이퍼 내부 직접 연결(2.4Tb/s)	이더넷·NVLink 기반
설계 철학	저지연 추론 특화	범용 대규모 연산
확장성	웨이퍼 크기에 물리적 제약	모듈 추가로 비교적 유연

솔직히 이건 좀 아이러니한 지점인데, 웨이퍼 스케일 칩의 강점인 ‘하나로 통합된 구조’가 동시에 확장의 한계이기도 하다. 웨이퍼 크기 자체가 물리적으로 정해져 있어서다. 반면 GPU는 여러 대를 이어 붙이는 방식이라 확장은 상대적으로 자유롭지만, 그만큼 통신 지연이라는 대가를 치른다.

결국 ‘어느 쪽이 더 낫다’의 문제라기보다, 어떤 작업에 최적화하느냐의 차이로 보인다. 세레브라스는 대화형 AI처럼 응답 속도가 생명인 추론 작업을, 엔비디아는 학습부터 추론까지 아우르는 범용성을 각각 겨냥하는 셈이다. 비슷한 맥락에서 에치드(Etched)의 추론 전용 칩 승부수도 ‘범용성 대신 속도’를 택했다는 점에서 세레브라스와 문제의식이 닮아 있다.

IT-SUE의 시각

필자가 보기엔 웨이퍼 스케일 칩이 ‘틈새 기술’에서 ‘주류 대안’으로 넘어가는 길목에 서 있는 것 같다. 에이전틱 AI가 확산되면서 ‘빠른 응답’이 ‘범용 성능’만큼 중요한 가치로 떠올랐기 때문이다.

다만 이 기술이 시장 전체를 뒤집을 거라 단정하기는 아직 이르다고 본다. 웨이퍼 단위 생산은 수율 관리가 까다롭고 단가도 비싸다. 세레브라스가 CS-6로 메모리 한계를 넘어서더라도, 가격 경쟁력까지 함께 증명해야 진짜 대안으로 자리 잡을 수 있을 것이다.